2 月 29 日消息,據韓媒 Chosunbiz 報道,三星電子近日在背麵供電網絡(BSPDN)芯片測試中獲得了好於預期的成果,有望提前導入未來製程節點。
傳統芯片采用自下而上的製造方式,先製造晶體管再建立用於互連和供電的線路層。但隨著製程工藝的收縮,傳統供電模式的線路層越來越混亂,對設計與製造形成幹擾。
BSPDN 技術將芯片供電網絡轉移至晶圓背麵,可簡化供電路徑,解決互連瓶頸,減少供電對信號的幹擾,最終可降低平台整體電壓與功耗。對於三星而言,還特別有助於移動端 SoC 的小型化。

▲ BSPDN 背麵供電網絡示意圖。圖源 imec
參考韓媒報道,三星電子在測試晶圓上對兩種不同的 ARM 內核設計進行了測試,在芯片麵積上分別減小了 10% 和 19%,同時還獲得了不超過 10% 的性能、頻率效率提升。
Chosunbiz 稱,三星此前考慮在 2027 年左右的 1.7nm(IT之家注:此處存疑,以往報道中為 1.4nm)工藝中實現背麵供電技術的商業化,但由於目前超額完成了開發目標,預計將修改路線圖,最早在明年推出的 2nm 中應用。
三星電子的兩大競爭對手台積電和英特爾也積極布局背麵供電領域:其中英特爾將於今年的 20A 節點開始推出其 BSPDN 實現 PowerVia;而根據科技博客 More Than Moore 消息,台積電預計將在 2025 年推出標準 N2 節點後 6 個月左右發布對應的背麵供電版本。

▲ 台積電未來技術路線圖。圖源科技博客 More Than Moore